La prochaine génération de transistors 3D pourrait remettre la loi de Moore au goût du jour

Dans l’industrie des semiconducteurs, la loi de Moore suppose que la quantité de transistors sur une puce double tous les deux ans (la taille de ces puces étant limitée par les processus de production). Jusqu’à présent, bien qu’entièrement empirique, elle a été respectée, même si de plus en plus de gens la déclarent morte : il faut maintenant plus de deux ans pour doubler la densité de transistors. Par exemple, Intel a annoncé avoir changé son cycle d’ingénierie des processeurs : le rythme est toujours d’une nouvelle gamme de processeurs par an, une pour l’amélioration du processus physique (Core 5e génération, dite Broadwell, sortie en 2014-2015), une pour l’amélioration de la microarchitecture (Core 6e génération, dite Skylake, sortie en 2015-2016), puis une d’optimisation (Core 7e génération, dite Kaby Lake, qui devrait commencer à arriver dans les rayons fin de cette année 2016).

Cependant, même les industriels ne sont pas toujours entièrement d’accord avec l’affirmation que la loi de Moore est morte : elle pourrait continuer à s’appliquer dans la prochaine décennie grâce à une nouvelle génération de transistors 3D. Chez Intel et les autres fondeurs qui exploitent des processus 14-16 nm, les transistors actuellement gravés sur les processeurs sont déjà en 3D, des FinFET. Plusieurs de ces transistors doivent être associés pour effectuer une opération sur un ou plusieurs bits, c’est-à-dire former une porte logique (par exemple, le complément d’un bit, le ET logique de deux bits, etc.) ; les fonctions intéressantes des processeurs sont obtenues en combinant ces portes logiques.

Adieu CMOS ?

Les idées en cours de développement dans l’industrie partent plutôt sur un changement de paradigme plus profond que simplement des transistors 3D améliorés. Pour former des portes logiques (par exemple, un NOT), ces transistors sont associés en paires : un seul des deux transistors de la paire laisse passer du courant en sortie, l’autre étant bloqué (ce qui permet de choisir la valeur binaire en sortie, selon la tension reliée à chacun des deux transistors). Ces paires sont donc symétriques (chacun des deux transistors effectue la même opération), mais complémentaires (chacun est relié à une tension différente). Ce principe est à la base des technologies CMOS (complementary metal-oxyde semiconductor), prédominantes sur le marché des semiconducteurs depuis les années 1960.

Cette technologie CMOS a bon nombre d’avantages, comme une consommation d’énergie réduite en fonctionnement statique (le transistor consomme une certaine quantité d’énergie pour commuter, mais presque rien sinon) ou une grande immunité au bruit. Par contre, il est très difficile d’assembler les transistors en trois dimensions. Pour augmenter la densité de transistors sur une même puce, la seule solution, dans le paradigme CMOS, est de réduire la taille de chaque transistor : c’est ce qui est fait depuis des années dans l’industrie, en améliorant les processus de lithographie. En passant dans la troisième dimension, il devient possible d’augmenter la densité de transistors sur une même puce sans forcément changer ces transistors. Il n’empêche que les processus de lithographie doivent s’adapter à cette nouvelle manière de penser.

De nouvelles portes logiques

Ce type de construction devient un choix de plus en plus clair : quand la taille de la plus petite altération du silicium tend vers 10 nm, les courants de fuite à travers les transistors deviennent problématiques. À l’horizon 2020-2025, la situation aura empiré, puisque la lithographie aura atteint des précisions de gravure de quelques nanomètres, c’est-à-dire à peine quelques dizaines d’atomes (un atome de silicium a un diamètre de 0,22 nm). À cela s’ajouteront d’autres problèmes d’ordre quantique (l’effet tunnel permettra à des électrons de franchir un transistor).

Dans cette ère nanoscopique, l’électronique CMOS serait remplacée par des transistors à spin ou des transistors à effet tunnel (TFET), afin de réduire la consommation énergétique (le facteur limitant des processeurs actuels). Ces TFET peuvent fonctionner à des tensions bien plus faibles que les transistors actuels tout en ayant un courant de fuite très faible ; de même, les transistors à spin consomment peu d’énergie (ils stockent l’information dans le spin d’électrons) et seraient très adaptés au stockage non volatil.

Avantages de la construction 3D

Actuellement, cette technique de construction en 3D est nommée 3D power scaling par les industriels. Une version proche est déjà sur le marché : plusieurs couches de silicium sont empilées et connectées verticalement par des TSV, mais chaque couche garde sa logique CMOS. Ces TSV sont à l’origine de la mémoire HBM ou HMC, où les principales difficultés d’assemblage viennent de l’alignement parfait requis entre les différentes couches. 3DPS éviterait ce problème, puisque les transistors seraient construits aussi à la verticale dans un seul processus intégré.

La mémoire NAND (utilisée pour les cartes mémoires et les SSD) utilise déjà des procédés de type 3DPS, avec trente-deux à soixante-quatre couches (notamment chez Samsung). Les industriels estiment que l’avenir des semiconducteurs en général est dans ces puces multicouches, y compris pour les processeurs, voire pour l’électronique de puissance. Le plus gros problème est la dissipation de l’énergie consommée : la chaleur serait alors bien plus concentrée, la recherche de transistors bien moins énergivores est un prérequis indispensable à un déploiement à plus grande échelle des processus 3D ; peut-être faudrait-il alors penser à refroidir les puces de l’intérieur.

Cette nouvelle manière de penser l’organisation des puces aurait d’autres avantages, notamment celui de pouvoir intégrer bien d’autres composants directement sur la même puce que le processeur : les registres pourraient être situés sous les cœurs de calcul, la mémoire à quelques niveaux de la partie calcul du processeur, d’autres circuits pourraient aussi être intégrés. Ainsi, les distances entre toutes ces parties seraient fortement réduites, ce qui limiterait de facto les délais de propagation et pourrait augmenter de manière phénoménale la puissance de calcul disponible. Aussi, les canaux de transmission auraient une section utile bien plus importante qu’actuellement, ce qui limiterait l’impact du bruit.

La recherche est toujours en cours au niveau des transistors adaptés à ces nouvelles directions, mais les industriels ont bon espoir et estiment qu’ils devraient arriver en production dans la prochaine décennie. Bien qu’ils évitent toute annonce au niveau des gains en performance ou des coûts, ils estiment que, grâce à ces technologies, la loi de Moore pourrait même être dépassée.

Source : Next-Generation 3D Transistors Could Rejuvenate Moore’s Law.
Voir aussi : rapport ITRS 2015 (chapitre 9).

Advertisements

Leave a Reply

Fill in your details below or click an icon to log in:

WordPress.com Logo

You are commenting using your WordPress.com account. Log Out / Change )

Twitter picture

You are commenting using your Twitter account. Log Out / Change )

Facebook photo

You are commenting using your Facebook account. Log Out / Change )

Google+ photo

You are commenting using your Google+ account. Log Out / Change )

Connecting to %s